6月22日至25日，南京郵電大學尹捷明教授團隊李駿、陳小柏、尹捷明老師在第62屆設計自動化會議（Design Automation Conference, DAC 2025）發(fā)表題為FineRR-ZNS: Enabling Fine-Granularity Read Refreshing for ZNS SSDs的研究論文。DAC是中國計算機學會推薦的A類國際學術會議，由美國計算機協會（ACM）和電氣與電子工程師協會（IEEE）聯合主辦，是電子設計自動化（EDA）領域的頂級會議。該研究針對分區(qū)命名空間固態(tài)硬盤（ZNS SSD）中區(qū)域級讀刷新機制導致的數據遷移開銷過大的問題，提出了一種細粒度讀刷新機制FineRR-ZNS。該方案采用主機控制的塊級選擇性刷新策略，通過元數據重映射技術實現精準刷新區(qū)塊定位，并設計了區(qū)域重構方法，在確保數據完整性的同時優(yōu)先訪問重映射數據，直至對應數據塊需要再次刷新。實驗結果表明，該機制可平均提升I/O吞吐率28.2%，同時提高41.8%的存儲空間利用率。
機制概述
6月8日至12日，南郵郭宇鋒教授團隊在第45屆VLSI工藝與電路研討會（45th Symposium on VLSI Technology and Circuits，VLSI 2025）發(fā)表創(chuàng)新研究成果，實現了南京郵電大學在該頂級國際會議上的首次突破。該成果題為A 24-MHz Crystal Oscillator with 6.9-μs Startup Time and 2% Injection-ΔF Tolerance Using Phase-Interpolator-Assisted Synchronized Injection，由集成電路科學與工程學院博士研究生王鑫擔任第一作者，王子軒教授、蔡志匡教授、麥沛然教授共同擔任通訊作者。研究聚焦于物聯網設備中時鐘系統(tǒng)啟動緩慢的行業(yè)痛點，創(chuàng)新性提出基于相位插值器的同步注入技術。通過高效相位同步的注入機制，該技術顯著縮短了時鐘源的啟動時間，為解決時鐘系統(tǒng)啟動延遲問題提供了全新思路。研究團隊采用40納米工藝完成芯片流片驗證，測試數據顯示：時鐘源啟動時間從傳統(tǒng)技術的1.32毫秒大幅縮減至6.9微秒，優(yōu)化效果達191.3倍；同時實現±2%的超大注入頻率偏差容限，充分驗證了該技術的高性能與高可靠性。這一成果為物聯網設備的高效運行提供了關鍵技術支撐，具有顯著的應用價值。
芯片技術原理
6月1日至5日，南郵郭宇鋒教授團隊在第37屆國際功率半導體器件與集成電路會議（37th International Symposium on Power Semiconductor Devices and ICs, ISPSD 2025）發(fā)表創(chuàng)新研究成果，以第一作者陳靜，通訊作者郭宇鋒完成的Intelligent Design of Superjunction Devices Based on Physics-informed Neural Network被大會收錄。該研究針對傳統(tǒng)設計方案中“人在回路”的局限，提出了超結功率器件物理信息網絡（SJ-PiNN）智能設計方案。基于精確二維電場分析和碰撞電離路徑積分構建的R阱模型生成數據，訓練SJ-PiNN模型實現從性能指標到結構參數的智能預測，并結合差分進化算法，實現任意擊穿電壓與比導通電阻下的最優(yōu)寬長比設計。結果表明SJ-PiNN的R2預測準確率>99.6%，3秒內可生成與數值仿真平均誤差<3%的最優(yōu)寬長比設計，且基于該方案，在CRM 12英寸超結工藝平臺研制出兩個750V超結器件，實測擊穿電壓/比導通電阻平均偏差僅2.4%/5.1%。
研究方案
（撰稿：王子軒、姚佳飛 初審：高翔、蔡志匡 編輯：王存宏 審核：張豐）